คำอธิบาย
สําหรับอุปกรณ์ Intel® Arria® 10 และ Intel® Cyclone® 10 GX เมื่อใช้ LVDS SERDES Intel FPGA IPที่มีการกําหนดค่า PLL ภายนอกในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คุณอาจพบข้อผิดพลาดด้านล่างระหว่างการวิเคราะห์เวลา ในขณะที่ดําเนินการ "Report RSKM"
ข้อผิดพลาด Tcl: ข้อผิดพลาด: ข้อโต้แยงคือคอลเลกชันที่มีวัตถุมากกว่าหนึ่งวัตถุ ระบุคอลเลกชันด้วยวัตถุเดียว ขณะดําเนินการ "get_clock_info -period get_clocks [index $fclk_setting_name 0]]
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้เพิ่มคําสั่งด้านล่างในไฟล์ SDC
derive_pll_clocks -create_base_clocks