ID บทความ: 000074671 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/07/2019

ทําไม Intel® Stratix® 10 MLAB RAM ถึงสร้างค่าเอาต์พุตที่ไม่รู้จักในการจําลองระดับเกทด้วย VHDL netlist

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในโมเดลการจําลองอุปกรณ์ Intel® Stratix® 10 ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 และรุ่นก่อนหน้า คุณอาจเห็นค่าเอาต์พุต MLAB RAM ที่ไม่รู้จัก (x) ในการจําลองระดับเกทด้วย VHDL netlist (*.vho)

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ให้ใช้ Verilog Netlist (*.vo) สําหรับ MLAB RAM ในการจําลองระดับเกท

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro/Standard Edition เวอร์ชัน 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้