ID บทความ: 000074661 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

ข้อผิดพลาดการจําลอง Verilog และ VHDL ใน Riviera-PRO: "# ALOG: ข้อผิดพลาด: ข้อผิดพลาดในการจําลอง VCP2120 ในไฟล์ ITF สําหรับหน่วย..."

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เมื่อคอมไพล์สคริปต์การจําลอง Verilog และ VHDL ใน แพลตฟอร์มการตรวจสอบขั้นสูง Aldec® Riviera-PRO™ มีดังต่อไปนี้ เกิดข้อผิดพลาด:

    # ALOG: Error: VCP2120 Syntax error in ITF file for unit 'sv_xcvr_pipe_native' in library 'altera_xcvr_pipe_0'. Please contact Aldec Support

    โปรดทราบว่าปัญหานี้เป็นข้อผิดพลาดในการจําลอง Riviera-PRO และ ไม่จํากัดเฉพาะคอร์ IP ตัวรับส่งสัญญาณ Altera® PHY

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชันรีลีสซอฟต์แวร์ Quartus® II 13.1 และ Riviera-PRO 2013.6 ของ Aldec

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์เวอร์ชั่นก่อนหน้า ให้คอมไพล์ ไฟล์การจําลอง IP ทั้งหมด (ไม่ใช่ไฟล์ซอฟต์แวร์ Quartus II) ด้วยคําสั่งเดียวvlog

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้