คําเตือนนี้จะเห็นได้เมื่อมีการใช้คอร์ IP การวินิจฉัย SEU ที่มาพร้อมกับ Functional Safety Data Pack (FSDP) ใน Stratix® III, Cyclone® IV E และการออกแบบ FPGA IV GX Cyclone®ด้วยตัวแบ่งความถี่การตรวจสอบข้อผิดพลาดถูกตั้งค่าเป็นค่าอื่นนอกเหนือจาก 1
เวอร์ชั่นซอฟต์แวร์ Quartus® II ที่ได้รับผลกระทบคือ 11.0 SP1 และ 14.1SP1
ซอฟต์แวร์ Quartus II รายงานว่านี่เป็นคําเตือนเนื่องจากการตั้งค่าพารามิเตอร์ตัวแบ่งความถี่การตรวจสอบความซ้ําซ้อนของ Cyclic (CRC) ในตัวเลือก อุปกรณ์และพิน ไม่ได้เชื่อมต่อกับ CRCBLOCK ภายในแกน IP ดังนั้น IP การวินิจฉัย SEU จึงเป็นค่าเริ่มต้นเป็นค่า 1 สําหรับตัวหาร
เมื่อสร้างอินสแตนซ์ของคอร์ IP การวินิจฉัย SEU ด้วยไฟล์ HDL ให้ไปที่ dip_seu_check.v และแทนที่บรรทัดที่กล่าวถึงด้านล่างด้วยรหัสที่อัปเดตสําหรับซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 SP1 และ 14.1 SP1 ตามลําดับ
เมื่อสร้างอินสแตนซ์คอร์ IP การวินิจฉัย SEU จาก Platform Designer ให้อัปเดตรหัสตามที่ระบุไว้ด้านล่างและตรวจสอบให้แน่ใจว่า IP ไม่ได้ถูกสร้างขึ้นใหม่ในระหว่างการคอมไพล์เพื่อให้รหัสต้นทางไม่เปลี่ยนกลับเป็นสถานะดั้งเดิม
| สําหรับซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 SP1 | ||
|---|---|---|
| หมายเลขบรรทัด | รหัสที่มีอยู่ | แทนที่ด้วย |
| สาย 183 | stratix_crcblock Crcblock ( | stratix_crcblock # ( .oscillator_divider (*) crcblock ( |
| สาย 193 | stratixiii_crcblock Crcblock ( | stratixiii_crcblock # ( .oscillator_divider (*) crcblock ( |
| สําหรับ Sofware Quartus® II เวอร์ชัน 14.1 SP1 | ||
| สาย 210 | cycloneive_crcblock Crcblock ( | cycloneive_crcblock # ( .oscillator_divider (error_check_frequency_divisor) crcblock ( |
| สาย 220 | cycloneiv_crcblock Crcblock ( | cycloneive_crcblock # ( .oscillator_divider (error_check_frequency_divisor) crcblock ( |
* หมายถึงค่าตัวหาร CRC Error Check Frequency ที่ได้รับอนุญาตตามกฎหมายที่สนับสนุนโดยตระกูลที่เกี่ยวข้องและระบุไว้ในคู่มือผู้ใช้
ซึ่งจะได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต