ID บทความ: 000074596 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 15/10/2014

ข้อผิดพลาด (10232): ข้อผิดพลาด Verilog HDL ที่ bitec_dp_rx_ss_audio.v(420): ดัชนี 64 ไม่สามารถอยู่นอกช่วงที่ประกาศ [63:0] สําหรับเวกเตอร์ "fifo_data_x2chan_mux"

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 คุณอาจเห็นข้อผิดพลาดนี้เมื่อคอมไพล์การออกแบบที่มี IP DisplayPort ที่มีการเปิดใช้งานช่องสัญญาณเสียงมากกว่า 2 ช่อง
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 ให้แทนที่ไฟล์ที่มีอยู่ <ชื่อรูปแบบต่างๆ ของIP>/bitec_dp/rx/ss/bitec_dp_rx_ss_audio.v ด้วยเวอร์ชันที่แนบมาของไฟล์นี้

    bitec_dp_rx_ss_audio.v

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มขึ้นในซอฟต์แวร์ Quartus® II รุ่น v14.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA
    Arria® V FPGA และ SoC FPGA
    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้