ปัญหาสำคัญ
คำอธิบาย
สัญญาณ DQS และ DQSn สร้างชีพจรเพิ่มเติมหลังจากทําการเขียน สําหรับการออกแบบที่ใช้ DDR หรือ DDR2 SDRAM ครึ่งอัตรากับสถาปัตยกรรม HPC
เนื่องจากคอนโทรลเลอร์ใช้พิน DM สูงหลังจากการเขียน burst, ชีพจรพิเศษไม่ก่อให้เกิดการเขียนข้อมูลที่ไม่ถูกต้อง ในหน่วยความจํา
ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่ใช้ DDR หรือ DDR2 ครึ่งอัตรา SDRAM พร้อมสถาปัตยกรรม HPC และเป้าหมายArria II GX, Stratix III, หรืออุปกรณ์ IV Stratix
หากบอร์ดของคุณไม่ได้ใช้พิน DM ข้อมูลที่ไม่ถูกต้องอาจเป็น เขียนลงในหน่วยความจํา
ความละเอียด
ใช้สถาปัตยกรรม HPC II แทน
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ DDR และ คอนโทรลเลอร์ DDR2 SDRAM พร้อม ALTMEMPHY IP