ทําไมซอฟต์แวร์ Quartus II จึงไม่สังเคราะห์ตัวแปรอาร์เรย์ที่บรรจุไว้ใน SystemVerilog อย่างถูกต้อง

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II ตัวแปรอาร์เรย์ที่ลงทะเบียนใน SystemVerilog อาจไม่สามารถสังเคราะห์ได้อย่างถูกต้อง ปัญหานี้อาจเกิดขึ้นเมื่อกําหนดตัวแปรอาร์เรย์มิติเดียวให้กับตัวแปรอาร์เรย์ที่บรรจุที่ลงทะเบียนไว้ถ้าช่วงดัชนีไม่ได้ระบุไว้อย่างชัดแจ้ง

ตัวอย่างเช่น ซอฟต์แวร์ Quartus II อาจสังเคราะห์รหัสต่อไปนี้อย่างไม่ถูกต้อง:

logic clk;
logic signed [3:0][31:0] packed_array_variable;
logic signed [31:0] array_variable;

always_ff @ (posedge clk)
    packed_array_variable[0] <= array_variable;

เพื่อแก้ไขปัญหานี้ ให้ประกาศช่วงดัชนีอย่างชัดแจ้งเมื่อกําหนดตัวแปรอาร์เรย์มิติเดียวให้กับตัวแปรอาร์เรย์ที่บรรจุไว้

ตัวอย่างเช่น ในโค้ดข้างต้น ให้เปลี่ยนบรรทัดสุดท้ายเป็น:

    packed_array_variable[0][31:0] <= array_variable;