คุณจะสังเกตtx_coreclockที่ได้คือครึ่งหนึ่งของความถี่tx_coreclockที่คาดหวังสําหรับปัจจัยการทําให้เป็นอนุกรมที่คี่
การแก้ไขปัญหาเกี่ยวกับ RTL แก้ไขโดยการสร้างเอาต์พุต PLL (clk2) อื่นสําหรับtx_coreclock
1. แก้ไขไฟล์ต่อไปนี้หลังจากเจนเนอเรชั่นของ Altera®Soft LVDS IP
- _sim/.v
- /_002.v
2. แก้ไข PLL โดยเพิ่มพารามิเตอร์ clk2 และติดตามการเปลี่ยนแปลงสําหรับไฟล์ดังกล่าวในโมดูลที่เกี่ยวข้อง
- โมดูล _002 (/_002.v)
- โมดูล (_sim/.v)
ขั้นตอนที่ 1:-เพิ่ม clk2 ในส่วน 'defparam'
lvds_tx_pll.clk2_divide_by = ค่าclk1_divide_by
lvds_tx_pll.clk2_multiply_by = ค่าclk1_multiply_by 2*
lvds_tx_pll.clk2_phase_shift = ค่าclk1_phase_shift
ขั้นตอนที่ 2:- แสดงความเห็นการมอบหมายtx_coreclockและเพิ่มนาฬิกาที่สร้างขึ้น (clk2) จาก PLL ไปยังtx_coreclockตามที่แสดงไว้
tx_coreclock = slow_clock
tx_coreclock = wire_lvds_tx_pll_clk[2]
งานนี้ถูกนําไปใช้ในซอฟต์แวร์ Intel Quartus® Prime Standard Edition เวอร์ชั่น 16.0 เป็นต้นไป