ID บทความ: 000074553 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมค่า tREFI ในการจําลองและการวัดค่าบอร์ดแตกต่างจากที่กําหนดไว้ในคอนโทรลเลอร์หน่วยความจํา DDR2 SDRAM ที่ใช้ Altmemphy และ UniPHY

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ LPDDR2 SDRAM พร้อม UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

tREFI ส่งผลให้เกิดการจําลองและบนบอร์ดอาจใหญ่กว่าที่คาดไว้หากคุณตั้งค่า tREFI ให้น้อยกว่า 7.8us ใน DDR/DDR2/LPDDR2 MegaWizard

IP DDR/DDR2/LPDDR2 SDRAM มีพารามิเตอร์ MEM_TREFI ซึ่งจะกําหนดพารามิเตอร์ tREFI ในแง่ของรอบนาฬิกาหน่วยความจํา

เนื่องจากค่าต่ําสุดของพารามิเตอร์นี้จํากัดที่ 780 tREFI จะใหญ่ขึ้นเมื่อสัญญาณนาฬิกาของหน่วยความจําช้าลง

ตัวอย่างเช่น tREFI สําหรับ DDR2 SDRAM ควรเป็น 3.9us ที่ >85C แต่ถ้านาฬิกาหน่วยความจํา DDR2 คือ 125MHz(8ns) ค่า tREFI ขั้นต่ําสามารถเป็น 8ns x 780 = 6.24us

tREFI สําหรับ DDR ควรเป็น 7.8us แต่ถ้านาฬิกาหน่วยความจํา DDR คือ 76.9MHz (13ns) ค่า tREFI ขั้นต่ําสามารถเป็น 13ns x 780 = 10.14us

ความละเอียด

การแก้ไขปัญหาหากสัญญาณนาฬิกาหน่วยความจํา DDR ต่ํากว่า 100MHz หรือหากคุณตั้งค่า tREFI เป็น <7.8us บนหน่วยความจํา DDR2 คุณสามารถเปลี่ยนพารามิเตอร์ MEM_TREFI ใน

*ไฟล์ ddrx_controller_wrapper (Altmemphy-based IP) หรือไฟล์ *_c0 (UniPHY-based IP) เพื่อแก้ไขค่า tREFI

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® III FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้