ID บทความ: 000074528 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/04/2017

มีปัญหาที่ทราบเกี่ยวกับ IP การกําหนดค่าใหม่ Altera PLL สําหรับอุปกรณ์ Arria 10, Stratix V, Arria V หรือ Cyclone V ซึ่งอาจทําให้การกําหนดค่าใหม่ล้มเหลวเป็นครั้งคราวหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® กำหนดค่า PLL ใหม่
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ มีปัญหากับ IP Altera® PLL กําหนดค่าใหม่สําหรับอุปกรณ์ Arria® 10, Stratix® V, Arria V และ Cyclone® V ในเวอร์ชันซอฟต์แวร์ Quartus® Prime ก่อนวันที่ 16.1,

    ใน IP นี้ มีการซิงโครไนซ์สัญญาณที่ล็อกซึ่งเป็นสัญญาณอสมวารที่มาจาก PLL ที่ได้รับการกําหนดค่าใหม่ การดําเนินการนี้จะเสี่ยงเล็กน้อยต่อการทําให้เกิดความผิดปกติของเครื่องสถานะการควบคุมการกําหนดค่าใหม่ที่สัญญาณแบบ Locked Feeds ทํางานในโดเมน mgmt_clk ซึ่งอาจส่งผลให้คําขอการกําหนดค่าใหม่ล้มเหลว

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus Prime เวอร์ชั่น 16.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Stratix® V FPGA
    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้