ID บทความ: 000074505 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/10/2019

ทําไมการกําหนดค่าใหม่แบบไดนามิกล้มเหลวเมื่อใช้ Intel® Stratix 10 fPLL FPGA IP ที่กําหนดค่าในโหมด Core

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3 และก่อนหน้า เมื่อกําหนดเป้าหมายอุปกรณ์ Intel Stratix® 10 L-tile หรือ H-tile FPGA คุณจะเห็นแท็บการกําหนดค่าใหม่แบบไดนามิกในเครื่องมือแก้ไข IP เมื่อกําหนดค่า ip Intel Stratix 10 fPLL FPGAในโหมด Core

    อย่างไรก็ตาม คุณสมบัติการกําหนดค่าใหม่แบบไดนามิกไม่รองรับINTEL STRATIX 10 fPLL FPGA IP เมื่อกําหนดค่าในโหมด Core

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ หากการออกแบบของคุณจําเป็นต้องใช้คุณสมบัติการกําหนดค่าใหม่แบบไดนามิก อย่ากําหนดค่า Intel® Stratix® 10 fPLL FPGA IP ในโหมด Core หากมี

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้