ID บทความ: 000074482 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/09/2014

การสตรีมมิ่ง SerialLite III IP Core ขาดไฟล์การออกแบบ Verilog ไปเมื่อใช้สคริปต์ TCL เพื่อเรียกใช้การจําลอง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เมื่อตัวจัดการปลั๊กอิน Quartus II MegaWizard สร้าง SerialLite III Streaming IP Core, ไดเรกทอรีการจําลองสี่ไดเรกทอรีคือ สร้างขึ้นใน _src_sim (สําหรับ aldec, mentor, synopsys, และเครื่องมือการจําลองแบบปริยาย) ไดเรกทอรีเหล่านี้มีการจําลอง ไฟล์ให้คุณเรียกใช้งานซอฟต์แวร์การจําลอง อย่างไรก็ตาม ไฟล์ control_word_decoder.v ขาดหายไปจากไดเรกทอรีการจําลอง ดังนั้นการจําลองจึงหายไป ซอฟต์แวร์จะรายงานข้อผิดพลาดเมื่อคุณพยายามรันการจําลองโดยใช้ สคริปต์ TCL ปัญหาไฟล์ที่ขาดหายไปนี้ไม่มีผลต่อการจําลอง สคริปต์ในไดเรกทอรี example_testbench

    ปัญหานี้มีผลต่อคอร์ SerialLite III Streaming IP ใน ซอฟต์แวร์ Quartus II รีลีส 13.0

    ความละเอียด

    หากคุณกําลังใช้สคริปต์ TCL หรือสคริปต์ Shell ในไดเรกทอรี _src_sim คุณต้องเพิ่มไฟล์ control_word_decoder.v ด้วยตนเอง ในสคริปต์ที่คุณต้องการใช้ ตัวอย่างเช่น หากใช้ Aldec ซอฟต์แวร์การจําลอง ให้เพิ่มบรรทัดด้านล่างลงในรายการไฟล์ก่อน คุณคอมไพล์ rivierapro_setup.tcl script.vlog "./. /.. /_src_example/seriallite_iii/example_testbench/control_word_decoder v" -_srcการทํางาน

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 13.1 ของ SerialLite III การสตรีมคอร์ IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้