เมื่อคุณวาง IP 40G BaseKR มากกว่า 4 กลุ่มไว้ที่ด้านหนึ่งของอุปกรณ์ Stratix® V คุณอาจได้รับข้อความแสดงข้อผิดพลาดต่อไปนี้:
ข้อผิดพลาด (175001): ไม่สามารถใส่ PLL เป็นเศษส่วนได้
ข้อผิดพลาด (177012): แออัดในเส้นทางจากผลตอบรับ PLL เป็นเสี้ยวหนึ่งไปยัง PLL เป็นเศษส่วน
ข้อผิดพลาดนี้เกิดจากความแออัดของนาฬิกาป้อนกลับ fPLL ซึ่งเกิดจาก fPLL ที่ต้องการทรัพยากรการกําหนดเส้นทางเพิ่มเติมสําหรับการชดเชยนาฬิกาอ้างอิง
เพื่อแก้ไขปัญหานี้ คุณสามารถเปลี่ยนโหมดการชดเชย PLL ของคุณเป็นโหมด "การชดเชยโดยตรง" โดยเพิ่มบรรทัดต่อไปนี้ไปยังไฟล์ Quartus® II Settings File (.qsf) ของคุณ
set_instance_assignment -name PLL_COMPENSATION_MODE DIRECT -to *| |alt_e40_pma_sv_kr4:GEN_40BIT_PMA_SV GEN_KR4_SV.pma|altera_pll_156M~FRACTIONAL_PLL
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต