ID บทความ: 000074445 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 07/06/2019

ข้อผิดพลาด (15065): พอร์ตอินพุตนาฬิกา inclk[0] ของ PLL <pll instance="" name=""> จะต้องได้รับการขับเคลื่อนโดยพินอินพุตที่ไม่กลับหัวหรือ PLL อื่น โดยสามารถเลือกได้ผ่านบล็อกการควบคุมนาฬิกา</pll>

สิ่งแวดล้อม

    Intel® Quartus® Prime Standard Edition
    IP เอฟพีจีเอ Intel® ออสซิเลเตอร์ภายใน
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในซอฟต์แวร์ Quartus® Prime Standard Edition คุณอาจเห็นข้อผิดพลาดนี้เมื่ออินพุตสัญญาณนาฬิกาอ้างอิงของเฟสล็อกลูป (PLL) เชื่อมต่อกับเอาต์พุตของ IP ออสซิลเลเตอร์ภายในในอุปกรณ์ MAX® 10 FPGA

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ อย่าป้อนอินพุตสัญญาณนาฬิกาอ้างอิงของเฟสล็อกลูป (PLL) ที่มีเอาต์พุตของ IP ออสซิลเลเตอร์ภายใน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® MAX® 10 FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้