ในซอฟต์แวร์ Quartus® Prime Standard Edition คุณอาจเห็นข้อผิดพลาดนี้เมื่ออินพุตสัญญาณนาฬิกาอ้างอิงของเฟสล็อกลูป (PLL) เชื่อมต่อกับเอาต์พุตของ IP ออสซิลเลเตอร์ภายในในอุปกรณ์ MAX® 10 FPGA
เพื่อหลีกเลี่ยงปัญหานี้ อย่าป้อนอินพุตสัญญาณนาฬิกาอ้างอิงของเฟสล็อกลูป (PLL) ที่มีเอาต์พุตของ IP ออสซิลเลเตอร์ภายใน