ID บทความ: 000074445 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 07/06/2019

ข้อผิดพลาด (15065): พอร์ตอินพุตนาฬิการวม[0] ของ PLL <pll instance="" name=""> ต้องขับเคลื่อนด้วยพินอินพุตแบบไม่กลับด้านหรือ PLL อื่น โดยเลือกผ่าน Clock Control Block</pll>

สิ่งแวดล้อม

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® ออสซิเลเตอร์ภายใน
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ข้อผิดพลาดนี้อาจพบเห็นได้ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เมื่อเชื่อมต่ออินพุตสัญญาณนาฬิกาอ้างอิงของลูปถูกล็อกเฟส (PLL) กับเอาต์พุตของ IP ออสซิเลเตอร์ภายในในอุปกรณ์ Intel MAX® 10

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ คุณไม่ควรป้อนอินพุตสัญญาณนาฬิกาอ้างอิงของลูปที่ล็อคเฟส (PLL) ด้วยเอาต์พุตของ Internal Oscillator IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้