ID บทความ: 000074443 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/04/2019

ความลึก FIFO สูงสุดสําหรับ command fifo, response fifo และ fifo ที่เร่งด่วนใน Mailbox Client Intel® Stratix® 10 FPGA IP คืออะไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Altera® S10 Mailbox Client Core
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ก่อนที่จะ Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน v19.1 ช่วงคือ 1-2048


    เริ่มต้นจากซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน v19.1 ช่วงคือ 1-1024

    ความละเอียด

    ผู้ใช้จะต้อง ปรับ ความ ลึก FIFO ด้วยตนเอง จาก 1-1024 เมื่อ ย้ายการออกแบบ ไปยัง Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน v19.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้