ID บทความ: 000074415 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/12/2017

บล็อก Clock Phase Alignment (CPA) ของ ip Altera LVDS ได้รับการสนับสนุนสําหรับปัจจัย SERDES ทั้งหมดในอุปกรณ์ Stratix 10 เครื่องหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    รองรับบล็อก Clock Phase Alignment (CPA) ของ ip Altera® LVDS ในอุปกรณ์ Intel® Stratix® 10 รองรับปัจจัย SERDES ทั้งหมดจาก Quartus® Prime Pro เวอร์ชัน 17.1 เป็นต้นไปภายใต้เงื่อนไขต่อไปนี้:

    • ปิดตัวเลือก ใช้ PLL ภายนอก
    • โหมดการทํางานแกน IP คือ TX, RX Non-DPA หรือ RX DPA-FIFO
    • การเปลี่ยนเฟส tx_outclock เป็นผลคูณจาก 180°

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้