คำอธิบาย
รองรับบล็อก Clock Phase Alignment (CPA) ของ ip Altera® LVDS ในอุปกรณ์ Intel® Stratix® 10 รองรับปัจจัย SERDES ทั้งหมดจาก Quartus® Prime Pro เวอร์ชัน 17.1 เป็นต้นไปภายใต้เงื่อนไขต่อไปนี้:
- ปิดตัวเลือก ใช้ PLL ภายนอก
- โหมดการทํางานแกน IP คือ TX, RX Non-DPA หรือ RX DPA-FIFO
- การเปลี่ยนเฟส tx_outclock เป็นผลคูณจาก 180°