คู่มือผู้ใช้คอร์ IP IOPLL ไม่รวมข้อมูลเกี่ยวกับพฤติกรรมของพอร์ตเอาต์พุตที่ล็อก
พอร์ตเอาต์พุตที่ล็อกทํางานในลักษณะต่อไปนี้ในระหว่างสามขั้นตอนของการล็อค PLL เข้านาฬิกาอินพุต:
ขั้นตอนที่ 1: เมื่อ PLL ถูกเก็บไว้ในการรีเซ็ตที่ใช้งานอยู่ (รีเซ็ต = สูง) สัญญาณล็อคเป็น LOW
ขั้นตอนที่ 2: เมื่อ PLL ไม่อยู่ในการรีเซ็ตที่ใช้งานอยู่ (รีเซ็ต = LOW) แต่นาฬิกาอินพุตไม่เสถียรสัญญาณล็อคจะต่ําตราบเท่าที่ PLL ไม่ได้ล็อคไปยังนาฬิกาอ้างอิง
ขั้นตอนที่ 3: เมื่อ PLL ไม่อยู่ในการรีเซ็ตที่ใช้งานอยู่ (รีเซ็ต = LOW) และนาฬิกาอินพุตมีเสถียรภาพสัญญาณล็อคที่เปิดเผยโดยคอร์ IP จะผ่านตัวกรองดิจิทัล ตัวกรองส่งสัญญาณล็อคภายนอกเฉพาะเมื่อสัญญาณล็อคที่เข้ามาถูกส่งไปอย่างต่อเนื่อง 25 รอบสัญญาณนาฬิกา
หาก PLL ไม่สูญเสียการล็อคหลังจากนี้ สัญญาณล็อคภายนอกไม่ควรสลับเมื่อ PLL พยายามล็อค สัญญาณล็อคภายนอกจะถูกทําให้เสื่อมสภาพเมื่อสัญญาณล็อคที่เข้ามามีระดับ LOW (สูญเสียล็อค) เป็นเวลา 2 รอบสัญญาณนาฬิกาติดต่อกัน
เอกสารจะถูกอัปเดตในรุ่นถัดมา