ID บทความ: 000074349 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/11/2020

ทําไมการกําหนดค่า ASx4 ล้มเหลวสําหรับอุปกรณ์ Intel® Stratix® 10 เมื่อใช้OSC_CLK_1เป็นแหล่งกําหนดค่านาฬิกา

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาที่ทราบกันในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3 และก่อนหน้า การกําหนดค่า ASx4 ของอุปกรณ์ Intel® Stratix® 10 อาจล้มเหลวเป็นช่วงๆ เมื่อใช้OSC_CLK_1เป็นแหล่งสัญญาณนาฬิกากําหนดค่า

 

สําหรับอุปกรณ์ Intel® Stratix® 10 ทั้งหมด

AS_CLKคือ 125MHz

 

สําหรับอุปกรณ์ Intel® Stratix® 10 GX040 Intel® Stratix® 10 SX040 และอุปกรณ์ Intel® Stratix® 10 TX040 เท่านั้น

AS_CLKคือ 125MHz หรือ 133MHz

 

 

 

ความละเอียด

วิธีแก้ไขปัญหาชั่วคราว หลีกเลี่ยงการผสมผสานที่ระบุไว้ในคําอธิบาย

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้