ID บทความ: 000074347 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/12/2020

มีปัญหาที่ทราบเกี่ยวกับการเชื่อมต่อ DATA[0] แสดงขึ้นในแผนภาพบล็อกสําหรับการกําหนดค่าอนุกรมแบบ Passive ใน Intel® Cyclone® 10 LP Core Fabric และคู่มือ I/O อเนกประสงค์หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ ใน Intel® Cyclone® 10 LP Core Fabric และหนังสือคู่มือ I/Os อเนกประสงค์เวอร์ชั่น 2020.05.21 และก่อนหน้า มีปัญหากับการเชื่อมต่อ DATA[0] ในแผนภาพบล็อกที่มีอยู่ในบทที่ 6.1.2, รูปภาพ 88, 89 และ 90 แผนภาพเหล่านี้แสดงการเชื่อมต่อโดยตรงสําหรับ DATA[0] ระหว่างอุปกรณ์ Intel® Cyclone® 10 LP FPGA และอุปกรณ์หน่วยความจําไม่ถูกต้อง

     

     

     

    ความละเอียด

    พิน DATA[0] ควรเชื่อมต่อกับโฮสต์ภายนอก เช่น CPLD หรือไมโครโปรเซสเซอร์ ดังที่แสดงด้านล่าง

    มีกําหนดที่จะแก้ไขในการเปิดตัว Intel® Cyclone® 10 LP Core Fabric และคู่มือ I/O อเนกประสงค์ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Cyclone® 10 LP FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้