ID บทความ: 000074338 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/07/2014

ทําไมการกําหนดสัญญาณส่วนกลางให้กับ |s0|rst_controller|alt_rst_sync_uq1|reset_out ถูกละเลยโดย IP คอนโทรลเลอร์ DDR3 ที่ใช้ UniPHY ของฉัน

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หลังจากเรียกใช้สคริปต์ IP DDR3 ที่ใช้ UniPHY pin_assignments.tcl และมีการคอมไพล์โครงการรายงาน Quartus® II Software Ignored Assignments Fitter แสดงการกําหนดค่าสัญญาณส่วนกลางไปยังสัญญาณรีเซ็ต|s0|rst_controller|alt_rst_sync_uq1|reset_out อย่างไม่ถูกต้อง

 

 

ความละเอียด

การมอบหมายส่วนกลางที่ละเว้นนี้เกิดจากการมอบหมายรหัสแบบเก่าและสามารถละเว้นได้

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้