ID บทความ: 000074317 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/10/2019

เป็นไปได้หรือไม่ที่จะเพิ่มความลึกของ SEU error FIFO เมื่อใช้งาน Intel® FPGA IP การตรวจจับ SEU ขั้นสูงสําหรับ Intel® Stratix® 10 FPGA ในโหมดการประมวลผลความไวในการค้นหานอกชิป

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® การตรวจจับ SEU ขั้นสูง
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ได้ เมื่อสร้างอินสแตนซ์ของ Advanced SEU Detection Intel® FPGA IP สําหรับ Intel® Stratix® 10 FPGA คุณสามารถใช้พารามิเตอร์ความลึก FIFO แบบ Single Event Upset (SEU) เพื่อปรับเปลี่ยนขนาดของ FIFO ภายในได้

    ความละเอียด

    ค่าบนพารามิเตอร์นี้จะมีผลในโหมดการปรับใช้ทั้งสองโหมดที่ IP รองรับ: การประมวลผลความไวในการค้นหาบนชิปและการประมวลผลความไวในการค้นหานอกชิป ข้อมูลเกี่ยวกับสิ่งนี้ได้ถูกเพิ่มลงใน คู่มือผู้ใช้ Intel® Stratix® 10 SEU ที่ เริ่มต้นด้วยเวอร์ชัน 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้