คำอธิบาย
เมื่อคุณสร้างตัวอย่างการออกแบบ JESD204B ที่มีการกําหนดค่า L=8 ในระหว่าง การคอมไพล์ Quartus จากตัวอย่างการออกแบบคุณจะพบสิ่งสําคัญต่อไปนี้ คำ เตือน:
Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.
ความละเอียด
หากต้องการใช้ตัวรับส่งสัญญาณต่อไปในโหมดที่ไม่ได้ผูกมัด ให้กําหนดข้อมูลซีเรียลใหม่ ปักหมุดในธนาคารที่ไม่ต่อเนื่องที่เป็นไปตามข้อกําหนดการเว้นระยะห่างขั้นต่ําของ ATX PLL สําหรับโหมดการเชื่อมให้ใช้ ATX PLL แบบเดี่ยวในการกําหนดค่าการเชื่อม xN เพื่อนาฬิกา ช่องสัญญาณตัวรับส่งสัญญาณในสองธนาคาร
ปัญหานี้จะได้รับการแก้ไขในรุ่นในอนาคต