ID บทความ: 000074282 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมจึงสลับบิตสถานะ FIFO แบบเต็มในคอร์ 10GBASE-R IP

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในคอร์ IP 10GBASE-R PHY เวอร์ชัน 10.1 และก่อนหน้า จะมีการเปลี่ยนบิตสถานะTX_FIFO_FULLและRX_FIFO_FULL

    การกําหนดค่าที่ได้รับผลกระทบ

    ปัญหานี้มีผลต่อการใช้งาน Stratix® IV และ Stratix V ของ 10GBASE-R PHY

    สถานะโซลูชัน

    ปัญหานี้ได้รับการแก้ไขในคอร์ 10GBASE-R PHY IP เวอร์ชัน 11.0

    ความละเอียด

    การแก้ไขปัญหาคือโปรดทราบว่าสําหรับRX_FIFO_FULL 10.1 และรุ่นก่อนหน้าจะถูกจัดเก็บเป็นบิต 3 ของแอดเดรส 0x82 และTX_FIFO_FULLจะถูกจัดเก็บเป็นบิต 4 ของแอดเดรส0x82

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้