เมื่อสร้างความถี่สัญญาณนาฬิกาเอาต์พุตที่มี C-Counter ที่เกิน 512 จะมีการปรับใช้ Cascading Counter หลังการปรับขยาย หากคุณกําลังสร้าง MIF/HEX จาก ALTPLL Intel® FPGA IP ที่ตัวนับ C เกิน 512 ไม่รองรับ Cascaded C-Counter หลังจากกําหนดค่าใหม่ คุณอาจพบว่าความถี่สัญญาณนาฬิกาเอาต์พุตไม่ถูกต้อง
เปิดใช้งาน Enter Output Clock parameters ใน INTEL® FPGA IP ALTPLL และปรับพารามิเตอร์สัญญาณนาฬิกาเอาต์พุตด้วยตนเอง ตรวจสอบให้แน่ใจว่าตัวนับ C ไม่เกินค่า 512 และการตั้งค่าภายในไม่ได้ทําการฉีด Cascading Counter หลังสเกลก่อนสร้างไฟล์ MIF/HEX ดังที่แสดงในรูปภาพที่ 1
รูปภาพที่ 1
อีกทางเลือกหนึ่งคือ การเรียงซ้อน PLL ในโหมดปกติหรือโดยตรงผ่านเครือข่าย Global Clock (GCLK) สามารถใช้เพื่อให้ได้ความถี่สัญญาณนาฬิกาเอาต์พุตที่ต้องการ