ID บทความ: 000074281 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/09/2020

ทําไมการกําหนดค่าใหม่โดยใช้ไฟล์ MIF/HEX บน ALTPLL Intel® FPGA IP สร้างความถี่สัญญาณนาฬิกาเอาต์พุตที่ไม่ถูกต้อง

สิ่งแวดล้อม

    Intel® Quartus® Prime Standard Edition
    IP เอฟพีจีเอ Intel® กำหนดค่า IOPLL ใหม่
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อสร้างความถี่สัญญาณนาฬิกาเอาต์พุตที่มี C-Counter ที่เกิน 512 จะมีการปรับใช้ Cascading Counter หลังการปรับขยาย หากคุณกําลังสร้าง MIF/HEX จาก ALTPLL Intel® FPGA IP ที่ตัวนับ C เกิน 512 ไม่รองรับ Cascaded C-Counter หลังจากกําหนดค่าใหม่ คุณอาจพบว่าความถี่สัญญาณนาฬิกาเอาต์พุตไม่ถูกต้อง

ความละเอียด

เปิดใช้งาน Enter Output Clock parameters ใน INTEL® FPGA IP ALTPLL และปรับพารามิเตอร์สัญญาณนาฬิกาเอาต์พุตด้วยตนเอง ตรวจสอบให้แน่ใจว่าตัวนับ C ไม่เกินค่า 512 และการตั้งค่าภายในไม่ได้ทําการฉีด Cascading Counter หลังสเกลก่อนสร้างไฟล์ MIF/HEX ดังที่แสดงในรูปภาพที่ 1

รูปภาพที่ 1

 

อีกทางเลือกหนึ่งคือ การเรียงซ้อน PLL ในโหมดปกติหรือโดยตรงผ่านเครือข่าย Global Clock (GCLK) สามารถใช้เพื่อให้ได้ความถี่สัญญาณนาฬิกาเอาต์พุตที่ต้องการ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

Cyclone® IV FPGA
Arria® FPGA
Stratix® IV FPGA
Stratix® III FPGA
Arria® II GX FPGA
Cyclone® II FPGA
Intel® Cyclone® 10 LP FPGA
Cyclone® FPGA
Stratix® II FPGA
Cyclone® III FPGA
เอฟพีจีเอ Stratix®

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้