ID บทความ: 000074280 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/06/2020

แนวทางที่ถูกต้องสําหรับการแบ่งปันVCCIO_UIB_(BL,TL) , VCCIO_SDM, VCCIO และ VCCIO3V มีให้เมื่อใช้อุปกรณ์ Intel Stratix 10® MX อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในเวอร์ชันการเชื่อมต่อพินของตระกูลอุปกรณ์ Intel® Stratix® 10 เวอร์ชัน 2020.04.20, Table-47 และ Table-48 ที่มีหัวข้อหลักเกณฑ์การแบ่งปันพาวเวอร์ซัพพลายสําหรับVCCIO_UIB_ Intel Stratix® 10 MX (E-Tile) , VCCIO_SDM, VCCIO และ VCCIO3V ใช้แรงดันไฟฟ้าเดียวกันร่วมกันโดยไม่ตั้งใจ

    VCCIO_UIB_(BL, TL) ควรเป็น 1.2V, VCCIO_SDMควรเป็น 1.8V VCCIO และ VCCIO3V มีความผันผวน VCCIO, VCCIO3V และVCCIO_SDMสามารถแชร์กับ 1.8V จากตัวควบคุมเดียวกันเมื่อมี 1.8V ทั้งหมด

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขนับตั้งแต่เวอร์ชัน 2020.10.23 ของแนวทางการเชื่อมต่อพินอุปกรณ์ Intel® Stratix® 10 ตระกูลอุปกรณ์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้