คำอธิบาย
คุณจะเห็นข้อผิดพลาดนี้บนอุปกรณ์ Stratix® V และ Arria® V เมื่อเชื่อมต่อสัญญาณนาฬิกาเอาต์พุต fPLL ที่กําหนดค่าไม่ถูกต้องกับตัวรับส่งสัญญาณโหมด PLL ภายนอกที่กําหนดค่าโดย PLL ภายนอกของตัวรับส่งสัญญาณ IP Native PHY
ข้อความแสดงข้อผิดพลาด:
ข้อผิดพลาด: พารามิเตอร์ Clock Divider 'data_rate' ถูกตั้งค่าเป็นค่าที่ไม่ถูกต้องของ 'xxxx.x Mbps' บนโหนด 'native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch: tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb' ข้อมูล: "xxx.x Mbps" เป็นค่าที่ถูกต้องตามกฎหมาย
ความละเอียด
ควรกําหนดค่า fPLL เป็นความถี่ครึ่งหนึ่งของอัตราข้อมูล PHY เนทีฟเพื่อการทํางานที่ถูกต้อง