ID บทความ: 000074224 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันถึงเห็นการละเมิดเวลาและละเลยข้อความเตือนข้อจํากัดด้านนาฬิกาในการออกแบบคอนโทรลเลอร์หน่วยความจํา DDR3 ที่ใช้ UniPHY, DDR2, QDRII/ หรือ RLDRAM II ของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

มีปัญหาที่ทราบกันดีเกี่ยวกับไฟล์ข้อจํากัดการกําหนดเวลา SDC ที่เกิดขึ้นโดย IP คอนโทรลเลอร์หน่วยความจํา DDR3 ที่ใช้ UniPHY, DDR2, QDRII/ และ RLDRAM II คอนโทรลเลอร์หน่วยความจํา ข้อจํากัด create_generated_clock ที่ใช้ในไฟล์ SDC นี้เข้ากันไม่ได้กับการเรียกฟังก์ชัน derive_pll_clocks หากการออกแบบของคุณมีไฟล์ SDC อื่นที่ใช้ฟังก์ชัน derive_pll_clocks ข้อจํากัดสัญญาณนาฬิกา UniPHY PLL อาจถูกละเลยโดย TimeQuest และนําไปสู่การละเมิดเวลาของอินเทอร์เฟซหน่วยความจํา

ปัญหานี้มีผลต่อการออกแบบทั้งหมดโดยใช้ IP คอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY จากซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0 SP1 และก่อนหน้า เพื่อแก้ไขปัญหาในซอฟต์แวร์ Quartus II เวอร์ชันเหล่านี้ ตรวจสอบให้แน่ใจว่า UniPHY IP ที่สร้างขึ้น SDC เป็นแหล่งแรก (ก่อนไฟล์ SDC อื่น ๆ ในการออกแบบ) ซึ่งสามารถทําได้โดยการตรวจสอบยืนยันว่าไฟล์ QIP เป็นไฟล์ออกแบบแรกที่อ้างถึงในหน้าต่างการตั้งค่า "เพิ่มไฟล์ไปยังโครงการ" และ/หรือไฟล์ QSF

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 10.1 สร้างอินสแตนซ์ UniPHY IP ของคุณใหม่เพื่อแก้ไขปัญหาความเข้ากันได้ของ SDC

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้