คู่มือผู้ใช้ TSE อธิบายถึงชื่อนาฬิกาที่ใช้ในโฟลว์แคตตาล็อก IP สําหรับอุปกรณ์ที่เปิดตัวก่อน Intel® Arria® 10
ชื่อนาฬิกา Qsys ต่อไปนี้เทียบเท่ากับชื่อนาฬิกาตามเอกสาร:
control_port_clock_connection = clk
receive_clock_connection = ff_rx_clk
transmit_clock_connection = ff_tx_clk
pcs_ref_clk_clock_connection = ref_clk
tx_serial_clk = มาสําหรับ TXPLL ภายนอก
rx_cdr_refclk = ref_clk
ใน Intel® Arria® 10 TX PLL จะเป็นภายนอก TSE IP และต้องถูกสร้างขึ้นด้วยตนเองและเชื่อมต่อโดย RTL ของผู้ใช้ คุณต้องกําหนดค่าตัวรับส่งสัญญาณ Intel® Arria®10 ATX PLL ด้วยความถี่สัญญาณนาฬิกาเอาต์พุต 1250.0 MHz