ID บทความ: 000074150 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/06/2020

ทําไม IP DCFIFO จึงส่งข้อมูลที่ไม่ถูกต้องในผลลัพธ์ที่แสดงล่วงหน้าหรือการดําเนินการอ่านครั้งแรกหลังจากรีเซ็ตโดย aclr ในอุปกรณ์ Intel® Stratix® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากธรรมชาติของ IP DCFIFO ในอุปกรณ์ Intel® Stratix® 10 ข้อมูลที่ไม่ถูกต้องอาจถูกสังเกตที่ผลลัพธ์ที่นําหน้าหรือการดําเนินการอ่านครั้งแรกหลังจากรีเซ็ตโดย aclr  อาการนี้จะสังเกตเห็นเฉพาะเมื่อสภาพการแข่งเกิดขึ้นระหว่างการถอดรหัส aclr และ rdclk rising Edge

    ความละเอียด

    ใช้ เพิ่มวงจรเพื่อซิงโครไนซ์อินพุต 'aclr' ด้วยตัวเลือก 'rdclk' จากตัวแก้ไขพารามิเตอร์ FIFO หรือตั้งค่าพารามิเตอร์ READ_ACLR_SYNCH เป็น ON

    ดู FIFO Synchronous Clear และ Asynchronous Clear Effect ของ Intel® Stratix® 10 Embedded Memory User Guide เวอร์ชัน 2020.11.13 และใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้