เนื่องจากธรรมชาติของ IP DCFIFO ในอุปกรณ์ Intel® Stratix® 10 ข้อมูลที่ไม่ถูกต้องอาจถูกสังเกตที่ผลลัพธ์ที่นําหน้าหรือการดําเนินการอ่านครั้งแรกหลังจากรีเซ็ตโดย aclr อาการนี้จะสังเกตเห็นเฉพาะเมื่อสภาพการแข่งเกิดขึ้นระหว่างการถอดรหัส aclr และ rdclk rising Edge
ใช้ เพิ่มวงจรเพื่อซิงโครไนซ์อินพุต 'aclr' ด้วยตัวเลือก 'rdclk' จากตัวแก้ไขพารามิเตอร์ FIFO หรือตั้งค่าพารามิเตอร์ READ_ACLR_SYNCH เป็น ON
ดู FIFO Synchronous Clear และ Asynchronous Clear Effect ของ Intel® Stratix® 10 Embedded Memory User Guide เวอร์ชัน 2020.11.13 และใหม่กว่า