ID บทความ: 000074124 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/06/2019

ทําไมฉันถึงสังเกตเห็นความถี่ที่ไม่ถูกต้องจากเอาต์พุต IP IOPLL ที่เกี่ยวข้องในการจําลอง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® IOPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นความถี่หรือพฤติกรรมที่ไม่ถูกต้องในระหว่างการจําลอง IP IOPLL ที่เกี่ยวข้องสําหรับอุปกรณ์ Intel® Arria® 10, Intel Cyclone® 10 GX และ Intel® Stratix® 10

    นี่เป็นเพราะข้อผิดพลาดในโมเดลการจําลองทั่วไปที่สร้างขึ้นจาก IP IOPLL ตามค่าเริ่มต้น

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เปิดใช้งานตัวเลือก PLL Auto Reset ในการตั้งค่า PLL ทางกายภาพก่อนการสร้าง IP IOPLL  ซึ่งจะเปิดใช้งานโมเดลการจําลองขั้นสูงซึ่งไม่ได้รับผลกระทบจากปัญหานี้

    ปัญหานี้ได้รับการกําหนดให้แก้ไขในซอฟต์แวร์ Intel Quartus® Prime รุ่นใหม่ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้