คำอธิบาย
เนื่องจากข้อจํากัดในซอฟต์แวร์ Quartus® II สําหรับการออกแบบที่เขียนขึ้นใน AHDL ที่มี Verilog HDL ระบุว่าเป็นรูปแบบ netlist การจําลองเอาต์พุต พอร์ตหลายมิติจะถูกแยกออกเป็นพอร์ตเดี่ยวใน Netlist เอาต์พุต
ความละเอียด
หากต้องการแก้ไขปัญหาข้อจํากัดนี้ ให้สร้าง Netlist การจําลองผลลัพธ์ของคุณใน VHDL แทน Verilog HDL