เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นคําเตือนต่อไปนี้ระหว่างการวิเคราะห์และการสังเคราะห์เมื่อคอมไพล์การออกแบบที่มี Intel FPGA IP คอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณ V Stratix®:
คําเตือน (10268): ข้อมูล Verilog HDL ที่ alt_xcvr_reconfig_soc.sv(169): สร้างเสมอประกอบด้วยงานทั้งการบล็อกและการไม่บล็อก
คําเตือน (10268): ข้อมูล Verilog HDL ที่ alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): สร้างเสมอประกอบด้วยงานการบล็อกและการไม่บล็อก
คําเตือนเหล่านี้ปลอดภัยที่จะละเลย หากคุณต้องการหลีกเลี่ยงคําเตือน ให้แก้ไขไฟล์ที่สร้างขึ้นโดยตัวแก้ไขพารามิเตอร์เพื่อเปลี่ยนการบ้านการบล็อกไปยังการบ้านแบบไม่บล็อกตามหมายเลขบรรทัดที่ระบุ
ตัวอย่างเช่น บรรทัด
mgmt_ram_offset = {RAM_BITS{1\'b0}};
ควรเปลี่ยนเป็น
mgmt_ram_offset <= {RAM_BITS{1\'b0}};;
และกลุ่มผลิตภัณฑ์
ctrl_wdata = save_ctrl_reg13;
ควรเปลี่ยนเป็น
ctrl_wdata <= save_ctrl_reg13;
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 SP1