ID บทความ: 000074009 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/12/2016

ทําไมคอมไพเลอร์ OpenCL จึงสร้างข้อผิดพลาดในการสังเคราะห์ที่เกี่ยวข้องกับพอร์ตที่ไม่ตรงกันในขณะที่ปรับแต่งแพ็คเกจ OpenCL Board Support สําหรับ Arria10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • เอฟพีจีเอ Intel® SDK สำหรับ OpenCL™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ขณะดําเนินการคอมไพล์การนําเข้า OpenCL ผู้ใช้อาจพบข้อผิดพลาดต่อไปนี้เนื่องจากพอร์ตไม่ตรงกัน

    ข้อผิดพลาด (18513): พาร์ทิชันลูกไม่ได้ใช้สัญญาณเอาต์พุตที่พาร์ทิชันแม่ต้องใช้

    ข้อผิดพลาด (18624): พาร์ทิชันประกอบด้วยพอร์ตเอาต์พุตที่ถูกละเลยโดยพาร์ทิชันแม่

     

    ความละเอียด

    ในการคอมไพล์เคอร์เนลเป็นการนําเข้า พอร์ตหน่วยความจําทั่วโลกทั้งหมด รวมถึงอินเทอร์เฟซเพิ่มเติมอื่นๆ ระหว่างภูมิภาคแบบสแตติกและ PR จําเป็นต้องมีขั้นตอนไปป์ไลน์เพิ่มเติมใน kernel_system.qsys

    การดําเนินการนี้จะดําเนินการโดยคอมไพเลอร์ OpenCL โดยอัตโนมัติเมื่อระบุ addpipe=1 ใน board_spec.xml

    นี่คือตัวอย่าง:


    addpipe="1" />

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้