ทําไมตัวรับส่งสัญญาณ Intel® Arria® 10 Native PHY IP แบบหลายแชนเนลจึงออกแบบมาด้วย 10G BASE-R พบการทํางานล้มเหลว

เนื่องจากปัญหากับ INTEL® ARRIA® 10 Transceiver Native PHY IP ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 16.1 เป็นต้นไป การออกแบบหลายช่องสัญญาณที่สร้างขึ้นด้วยค่าที่ตั้งไว้ล่วงหน้า 10G BASE-R จะประกอบด้วยการแมปพอร์ต rx_control ที่ไม่ถูกต้อง

ปัญหานี้เกิดขึ้นเฉพาะใน IP Native PHY ตัวรับส่งสัญญาณที่เปิดตัวใน Qsys (ตอนนี้ Platform Designer) ในขณะที่จะไม่ส่งผลกระทบต่อตัวรับส่งสัญญาณ Native PHY IP ที่เปิดตัวด้วยแคตตาล็อก IP

ตัวอย่างคําอธิบายดังนี้ :

1. พอร์ต rx_control NativePHY IP ตัวรับส่งสัญญาณคือพอร์ตที่มีความกว้าง 20 บิต ชื่อสัญญาณคือบิต RX_control[19:0]
2. การแมปการเข้ารหัสพอร์ต RX_control สําหรับค่าที่ตั้งไว้ 10GBASE-R ใช้ 8 บิตแรกเท่านั้น ซึ่งเป็นบิต[7:0] ในขณะที่บิต[19:8] ถูกปล่อยให้ใช้
3. ดังนั้นหากเปิดใช้งานช่องสัญญาณตัวรับส่งสัญญาณ 2 ช่อง RX_control สําหรับ ch0 เป็นบิต[19:0], ch1 เป็นบิต[39:20]
   • บิตที่ไม่ได้ใช้ของ ch0 คือบิต[19:8] ในขณะที่บิตที่ใช้คือบิต[7:0]
   • บิตที่ไม่ได้ใช้ของ ch1 เป็นบิต[39:28] ในขณะที่บิตที่ใช้คือบิต[27:20]
4. IP ch1 ของตัวรับส่งสัญญาณ Qsys เชื่อมต่อ rx_control ผิดกับบิต[135:128] แทนบิต[27:20]
5. ที่อยู่ที่ถูกต้องชดเชยสําหรับ rx_control ควรเป็น 20 แทนที่จะเป็น 128

ผู้ใช้สามารถแก้ไขสคริปต์ TCL ต่อไปนี้เพื่อแก้ไขปัญหาได้

1. ค้นหา interface.tcl ในโฟลเดอร์การติดตั้งซอฟต์แวร์ Intel Quartus Prime
   • ip\altera\alt_xcvr\altera_xcvr_native_phy\altera_xcvr_native_vi\tcl\interfaces.tcl
2. ค้นหา "proc ::altera_xcvr_native_vi::interfaces:elaborate_rx_control" ในสคริปต์ TCL
3. แก้ไขและแก้ไขการเข้ารหัสด้านล่าง
   • ตั้งค่า add_offset [expr 128 * $PROP_IFACE_SPLIT_INDEX] เพื่อตั้งค่า add_offset [expr 20 * $PROP_IFACE_SPLIT_INDEX]

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Standard Edition และซอฟต์แวร์ Intel® Quartus® Prime Pro Edition