เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Starndard Edition เวอร์ชัน 20.1 และรุ่นก่อนหน้า คุณจะพบความถี่สัญญาณนาฬิกา GMII เป็น 100Mhz เมื่อเปิดใช้งาน HPS EMAC และกําหนดเส้นทางไปยัง FPGA ใน SoC Cyclone® V
เพื่อหลีกเลี่ยงปัญหานี้ใน Cyclone® V SoC HPS คุณต้องแก้ไขช่วงของ emac*_tx_clk จาก 10ns ถึง 8ns ใน cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc