ID บทความ: 000073951 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/08/2021

ทําไมความถี่สัญญาณนาฬิกาของ Cyclone® V HPS EMAC _tx_clk ส่งออกไปยัง FPGA Fabric ที่แสดงเป็น 100Mhz ในการวิเคราะห์การกําหนดเวลา

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Starndard Edition เวอร์ชัน 20.1 และรุ่นก่อนหน้า คุณจะพบความถี่สัญญาณนาฬิกา GMII เป็น 100Mhz เมื่อเปิดใช้งาน HPS EMAC และกําหนดเส้นทางไปยัง FPGA ใน SoC Cyclone® V

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ใน Cyclone® V SoC HPS คุณต้องแก้ไขช่วงของ emac*_tx_clk จาก 10ns ถึง 8ns ใน cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้