คำอธิบาย
ไม่มีจํานวนสูงสุดของ Clock Control Intel® FPGA IP สําหรับสัญญาณนาฬิกาขาเข้าในอุปกรณ์ Intel® Stratix® 10
ซึ่งแตกต่างจาก IP Clock Control Block (ALTCLKCRTL) ในอุปกรณ์Intel® FPGAก่อนหน้า Intel® FPGA IP Clock Control ประกอบด้วยองค์ประกอบลอจิกเมื่อ IP ใช้สําหรับปิดสัญญาณนาฬิกาโดยไม่ใช้ตัวเลือก Clock Gating หรือ Output Division ดังนั้นจํานวนสูงสุดจึงขึ้นอยู่กับการใช้อุปกรณ์และความซับซ้อนในการออกแบบ