เนื่องจากปัญหาใน Intel Agilex® 7 FPGA Clocking และ PLL User Guide (UG-20216) เวอร์ชัน 2021.06.21 แผนที่ที่อยู่สําหรับตัวนับ C1-C7 ในตาราง 18 ไม่ถูกต้อง
ดังนั้น หากคุณทําตามแผนที่ที่อยู่ในตาราง 18 นาฬิกาเอาต์พุต IOPLL จะไม่ส่งสัญญาณนาฬิกาที่ถูกต้องตามที่คาดไว้
หากต้องการแก้ไขปัญหานี้ ให้ทําตามการตั้งค่าที่อยู่และการแมปตัวนับ C ตามที่แสดงในตารางต่อไปนี้
|
สัญญาณนาฬิกาเอาต์พุต |
เคาน์เตอร์ C |
จํานวนสูงสุด |
จํานวนต่ํา |
เปิดใช้งานบายพาส |
Odd Divison |
|
outclock0 |
C1 |
00011111 |
00100010 |
00100000 |
00100001 |
|
outclock1 |
C2 |
00100011 |
00100110 |
00100100 |
00100101 |
|
outclock2 |
C3 |
00100111 |
00101010 |
00101000 |
00101001 |
|
outclock3 |
C4 |
00101011 |
00101110 |
00101100 |
00101101 |
|
outclock4 |
C5 |
00101111 |
00110010 |
00110000 |
00110001 |
|
outclock5 |
C6 |
00110011 |
00110110 |
00110100 |
00110101 |
|
outclock6 |
C7 |
00110111 |
00111010 |
00111000 |
00111001 |
ปัญหานี้แก้ไขได้ตั้งแต่การเปิดตัว Intel Agilex® 7 FPGA Clocking และคู่มือผู้ใช้ PLL เวอร์ชัน 2022.11.09