ID บทความ: 000073817 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/06/2012

คําเตือนที่มากเกินไปในตัวอย่างการออกแบบ VHDL สําหรับ Stratix V Hard IP สําหรับ PCI Express IP Core

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ใช้งาน Stratix V Hard IP สําหรับ PCI เวอร์ชัน VHDL ตัวอย่างการออกแบบ Express IP ใน ModelSim ส่งผลให้มีคําเตือนที่มากเกินไป ของประเภทต่อไปนี้:

    **Warning: CONV_INTEGER: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, and it has been converted to 0.

    คําเตือนเหล่านี้มาจากตัวอย่างการออกแบบห่วงโซ่ DMA ซึ่งอาจเต็มผลการถอดรหัสของคุณ

    ความละเอียด

    หากต้องการระงับคําเตือนเหล่านี้ ให้เพิ่มคําสั่งต่อไปนี้ไปยังของคุณ ไฟล์ modelsim.ini:

    StdArithNoWarnings = 1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้