ID บทความ: 000073811 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/08/2015

เมื่อใช้คอร์ ARRIA 10 PCI Express IP ในโหมด Avalon-ST ทําไมฉันจึงเห็นความหน่วงแฝง 1 นาฬิการะหว่างเอาต์พุตtx_cred_fc_selและtx_cred_hdr_fc/tx_cred_data_fcในการจําลอง แต่มีความหน่วงแฝง 2 นาฬิกาในฮาร์ดแวร์จริง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เมื่อใช้ Arria® 10 HIP สําหรับ PCI Express® ในโหมด Avalon®-ST คุณจะเห็นความแตกต่างของความหน่วงแฝงระหว่างการจําลองและฮาร์ดแวร์ ลักษณะการทํางานนี้เกิดจากปัญหาในซอฟต์แวร์ Quartus® II  พฤติกรรมที่ถูกต้องเป็นที่เห็นในฮาร์ดแวร์ซึ่งเป็น 2 pld_clkรอบของความล่าช้าระหว่างการยืนยัน tx_cred_fc_selและรูปลักษณ์ของข้อมูลการรวบรวมคอร์ใน tx_cred_hdr_fcและtx_cred_data_fc.
    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้เพิ่มความล่าช้าเล็กน้อยให้กับ tx_cred_fc_sel สัญญาณในเทสติ้งเบนช์ของคุณ  ตัวอย่างเช่น:

    กําหนด #1 tx_cred_fc_sel-ไปยังคอร์ = tx_cred_fc_sel;

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้