Stratix V Avalon-MM Hard IP สําหรับ PCI Express IP Core Testbench เจนเนอเรชั่นล้มเหลว

รุ่น Testbench ล้มเหลวสําหรับ Avalon-MM Hard IP สําหรับ PCI คอร์ Express IP ในรุ่น 11.1 SP2 ความล้มเหลวเกิดจาก สัญญาณไม่ตรงกันบนอินเทอร์เฟซ PIPE รุ่นที่ใช้งานได้กับบัส (BFM) มีสัญญาณใหม่สองสัญญาณบนอินเทอร์เฟซ PIPE: txmargin และ txswing สัญญาณใด Avalon-MM Hard IP สําหรับคอร์ PCI Express IP ไม่รวม

วิธีแก้ไขปัญหาชั่วคราวคือการเพิ่ม txmargin สัญญาณ และ txswing ไปยัง Avalon-MM Hard IP สําหรับคอร์ PCI Express IP โดยการสร้าง testbench และสคริปต์ msim_setup.tcl จากคําสั่ง บรรทัด

พิมพ์คําสั่งต่อไปนี้ในไดเรกทอรีที่มี ไฟล์ .qsys ของคุณ หรือเรียกว่า .qsys:

1. sopc_builder --script="/sopc_builder/bin/tbgen.tcl" .qsys
2. ip-generate --file-set=SIM_VERILOG --system-info=DEVICE_FAMILY="Stratix V" --report-file=spd:top_tb.spd --component-file=_tb.qsys
3. ip-make-simscript --spd=top_tb.spd

สคริปต์ msim_setup.tcl ถูกสร้างขึ้นในไดเรกทอรีที่ปรึกษา

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II ในเวอร์ชัน 12.0