เมื่อทําการสังเคราะห์การสร้างอินสแตนซ์ PLL ที่สร้างขึ้นโดย MegaWizard®, Synplify และ Synplify Pro เวอร์ชัน 7.5 อาจทําให้เกิดข้อผิดพลาดประเภทต่อไปนี้เกิดขึ้นโดยซอฟต์แวร์ Quartus II:
ข้อผิดพลาด: ไม่สามารถใช้ค่าพารามิเตอร์การคูณของนาฬิกาและตัวแบ่งนาฬิกาสําหรับพาธ PLL <Hierarchy สําหรับการสร้างอินสแตนซ์แบบ altpll>:altpll_component|altpll:<ชื่อinstance>|pll
ข้อผิดพลาด: พาธ PLL <Hierarchy สําหรับการสร้างอินสแตนซ์แบบ altpll>:altpll_component|altpll:<ชื่อinstance>|pll ไม่จําเป็นต้องมีการสลับนาฬิกาแบบพารามิเตอร์
ข้อผิดพลาด: ไม่สามารถใช้ PLL ได้เนื่องจากไม่มีการผสมผสานมูลค่าเคาน์เตอร์ของ M และช่วง VCO และ PFD N ที่แบ่งไว้ล่วงหน้าสําหรับการสังเคราะห์นาฬิกาที่ร้องขอ
การแก้ไขปัญหาสําหรับปัญหานี้พร้อมให้บริการแล้วจากการสนับสนุนทางเทคนิคของ Synplicity และปัญหาได้รับการแก้ไขในรุ่นในอนาคต หากคุณพบปัญหานี้ โปรดติดต่อฝ่ายสนับสนุนทางเทคนิคของ Synplicity โดยตรงผ่านวิธีใดวิธีหนึ่งที่ระบุไว้ใน เว็บไซต์การสนับสนุน Synplicity เพื่อรับการแก้ไขปัญหา
หมายเหตุรีลีส Synplify 7.5 ในหน้า 3 อธิบายถึงข้อจํากัด PLL ที่มีหมายเหตุล่วงหน้าสําหรับการออกแบบStratix® ซึ่งช่วยให้ซอฟต์แวร์ Synplify ปรับแต่งการออกแบบให้เหมาะสมเพื่อประสิทธิภาพการกําหนดเวลาที่ดีขึ้น อย่างไรก็ตาม นี่อาจสร้างข้อผิดพลาดด้านบนสําหรับการสร้างอินสแตนซ์ PLL ใน Verilog HDL นี่ไม่ใช่ปัญหาเกี่ยวกับการสร้างอินสแตนซ์ PLL ใน VHDL