คําเตือน (177007): PLL อยู่ในตําแหน่ง <pll...

คำอธิบาย

คุณอาจเห็นคําเตือนนี้ในรายงานข้อพอดีในการออกแบบซอฟต์แวร์ Quartus® II หากลูปถูกล็อกเฟส (PLL) ที่มีการเปิดใช้งานตัวเลือกการกําหนดค่าใหม่ไม่มีการระบุนาฬิกาที่ได้รับชดเชย

ความละเอียด

หากต้องการตั้งค่าเป้าหมายการชดเชย PLL สําหรับ Intel® FPGA IP PLL สําหรับ PLL ที่สามารถกําหนดค่าใหม่ได้ ให้สร้างการบ้าน "จับคู่นาฬิกาชดเชย PLL" ใน Quartus II Assignment Editor
การใช้โหนดนาฬิกา PLL จะต้องมีความเฉพาะเจาะจงสําหรับบันทึกไว้ในตัวแก้ไขการมอบหมาย กรองบน *divclk[* ในตัวกรองการคอมไพล์โพสต์ในตัวค้นหาโหนดเพื่อค้นหาชื่อที่ถูกต้อง

การแก้ไขปัญหา/การแก้ไขปัญหานี้ใช้สําหรับ PLL ที่มีการเปิดใช้งานคุณสมบัติการกําหนดค่าใหม่ ดูโซลูชันที่เกี่ยวข้องสําหรับ PLL โดยไม่มีการเปิดใช้งานคุณสมบัติการกําหนดค่าใหม่

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

คําเตือน (177007): PLL อยู่ในตําแหน่ง <pll location=""> ไม่มีนาฬิกา PLL เพื่อชดเชยตามที่ระบุ - Fitter จะพยายามชดเชยนาฬิกา PLL ทั้งหมด</pll>

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์