ID บทความ: 000077121 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/01/2015

ทําไมเครื่องมือเครือข่ายการกระจายพลังงาน (PDN) Altera โหมดการแยกอัตโนมัติจึงส่งผลให้ Zeff สูงเกินไป

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้เครื่องมือ Altera® Power Distribution Network (PDN) โหมดการถอดรหัส อัตโนมัติ อาจส่งผลให้เกิด Zeff ที่สูงเกินไป ซึ่งอาจเกิดขึ้นได้หากพารามิเตอร์ PCB ที่ผู้ใช้ป้อนส่งผลให้ PDN เกิดประสิทธิภาพการทํางานสูง และกระแสไฟฟ้าที่ PCB ดังกล่าวไม่สามารถถอดแยกได้

ด้วยพารามิเตอร์ PCB และพารามิเตอร์ปัจจุบันที่ยากโหมดการถอดรหัส อัตโนมัติ จะยังคงเพิ่มตัวเก็บประจุแบบแยกจนกว่าจะพบว่ามีผลกระทบที่ละเลยส่งผลให้ตัวเก็บประจุหลายร้อยตัว การแยกรูปแบบที่มีประสิทธิภาพคล้ายกันสามารถทําได้ด้วยตนเองด้วยตัวเก็บประจุที่น้อยกว่ามาก

ความละเอียด

เช่นเดียวกับการแยกด้วยตนเอง คุณสามารถลดภาระการแยกส่วนโดยการประมาณความต้องการปัจจุบันของคุณอย่างถูกต้องและทําให้ PCB ของคุณมีประสิทธิภาพมากขึ้น

คุณอาจลดความต้องการปัจจุบันของ PCB ของคุณได้ด้วยวิธีต่อไปนี้:

  • การประเมินข้อกําหนดปัจจุบันที่เหมือนจริงใน Altera Early Power Estimator (EPE)
  • การใส่ตัวเลข "Toggle Rate" ที่เหมือนจริงสําหรับลอจิกใน EPE อัตราการสลับสูงที่ไม่เหมือนจริงเพิ่มความต้องการในปัจจุบันแบบไดนามิกอย่างมาก
  • การป้อนข้อกําหนดลอจิกที่เหมือนจริงใน EPE
  • การป้อนความถี่นาฬิกาที่เหมือนจริงใน EPE
  • การใช้รายการ PPPA และการจําลอง .vcd ของซอฟต์แวร์ Quartus® II (Power Play Analyser) และ .vcd เพื่อการประเมินความต้องการในปัจจุบันที่แม่นยํา
  • เมื่อพิจารณาถึง Root Sum Squared (RSS) ที่ครอบคลุมรางจ่ายไฟที่ใช้ร่วมกัน คุณสามารถดูข้อมูลเพิ่มเติมได้ที่แท็บ "บทนํา" ของเครื่องมือ PDN

PCB สามารถทําให้มีประสิทธิภาพมากขึ้นด้วยวิธีต่อไปนี้:

  • เพิ่มความจุระหว่างระนาบของคู่ระนาบพลังงาน (PWR) และ Ground (GND) ของคุณโดยลดการแบ่งส่วนย่อย
  • เพิ่มความจุระนาบระหว่างคู่ของระนาบ PWR และ GND ของคุณโดยเพิ่มพื้นที่พื้นผิว
  • ลดการเหนี่ยวนําลูปจากคู่ระนาบ PWR และ GND ไปยังFPGAโดยย้ายเข้าไปใกล้กับพื้นผิวของ PCB ที่ติดตั้งFPGAไว้
  • ลดการเหนี่ยวนําลูปจากตัวเก็บประจุแบบแยกความถี่สูงไปยังคู่ระนาบ PWR และ GND โดยวางไว้บนพื้นผิวของ PCB ที่อยู่ใกล้กับระนาบที่สุด
  • การใช้ทอพอโลยีการติดตั้งตัวเก็บประจุแบบ Via On End (VOE) แทนการใช้ Via On End (VOE) เพื่อช่วยในความถี่ที่สูง
  • ใช้ตัวเก็บประจุแบบติดตั้ง ESL ในซีรี่ส์ต่ําพิเศษ (Effective Series Inductance) เพื่อช่วยในความถี่สูง ตัวอย่างเช่นสไตล์แพ็คเกจ X2Y
  • ใช้ตัวเก็บประจุ ESR แบบเทกองต่ําพิเศษ (Effective Series Resistance) เพื่อช่วยในความถี่ต่ํา
  • พิจารณาผ่านขนาดใหญ่ขึ้นด้วย ESL ที่น้อยลง

รายการเครื่องมือที่สมจริงสามารถทําให้การถอดแยกทําได้ง่ายขึ้น ปัจจัยต่อไปนี้มีผลต่อการคํานวณ Ztarget:

  • การเพิ่มขึ้นของกระแสไฟฟ้าแบบไดนามิกช่วยลด Ztarget และทําให้การแยกส่วนทําได้ยาก ดูคู่มือข้างต้น
  • ใส่เสียงรบกวนที่สมจริง" หรือตัวเลขระลอกลงในเครื่องมือ PDN ตัวเลขเสียงรบกวนควรนํามาจากตารางเฉพาะอุปกรณ์และรางในแท็บ "บทนํา" ของเครื่องมือ PDN คุณไม่ควรใช้ข้อมูลจําเพาะ DC จากเอกสารข้อมูลอุปกรณ์ ข้อกําหนดระลอกที่ไม่เหมือนจริงช่วยลด Ztarget และทําให้การถอดรหัสทําได้ยาก
  • ใส่ตัวเลข % ชั่วคราวที่สมจริงลงในเครื่องมือ PDN ตัวเลข Tansient % ควรนํามาจากตารางเฉพาะอุปกรณ์และรางในแท็บ "บทนํา" ของเครื่องมือ PDN ข้อกําหนด % ชั่วคราวที่ไม่เหมือนจริงช่วยลด Ztarget และทําให้การถอดรหัสทําได้ยาก

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้