ปัญหา: 361429 บทที่ 5 "สัญญาณบล็อกการกําหนดค่าใหม่ PCI Express—การปรับใช้ Hard IP"
ความถี่สูงสุดที่จําเป็นของavs_pcie_reconfig_clkใน PCIe® IP คือ 50MHz การใช้ความถี่ที่สูงขึ้นอาจทําให้เกิดการละเมิดเวลาการตั้งค่าบนบัส dprioout
ปัญหา: 336210 บทที่ 5 "สัญญาณ"
โปรดเพิกเฉยต่อข้อความต่อไปนี้ในหน้า 5-1 ของคู่มือผู้ใช้ PCI Express:
"การใช้งาน HARD IP ไม่มีให้สําหรับการออกแบบที่ใช้อินเทอร์เฟซ Avalon-MM"
ปัญหา: 309948 บทที่ 4 "คําอธิบายฟังก์ชัน": ส่วนการตอกบัตร
ภายใต้ส่วนการตอกบัตรของเอกสาร จะมีการกล่าวถึงการกําหนดค่าต่อไปนี้:
- เมก้าวิซซาร์ด™การตอกบัตรโฟลว์การออกแบบของตัวจัดการปลั๊กอิน— การปรับใช้ IP แบบแข็ง
- การตอกบัตรโฟลว์การออกแบบตัวจัดการปลั๊กอิน MegaWizard—การปรับใช้ Soft IP
- การตอกบัตรโฟลว์การออกแบบ SOPC® Builder—การปรับใช้ Soft IP
ไม่มีส่วนที่จะพูดคุยเกี่ยวกับการตอกบัตรโฟลว์ของการออกแบบ SOPC Builder—การใช้งาน Hard IP
ข้อมูลใน "SOPC Builder Design Flow Clocking—การปรับใช้ Soft IP " สามารถใช้ได้กับการปรับใช้ Hard IP เช่นกัน
ปัญหา: 309946 บทที่ 4 "คําอธิบายฟังก์ชัน": ส่วนการตอกบัตร
รูปภาพที่ 4-23 SOPC Builder - Separate Clock Domains ไม่มีข้อมูล
ตัวเลขนี้ควรแสดงสัญญาณนาฬิกาสองอินพุตไปยัง PCI Express Megacore® Avalon® MM Block จะมีการกล่าวถึงอินพุตนาฬิกาทั้งสองแบบ Ref_clk และ clk ในตารางที่ 5-39 สัญญาณนาฬิกา Avalon-MM แต่ไม่แสดงขึ้นในรูปภาพที่ 4-23
ปัญหา: 307753 บทที่ 5 "สัญญาณ": ส่วนอินเทอร์เฟซ Avalon-ST
คําอธิบายสัญญาณrx_st_bardec0 ในตารางที่ 5-2 Datapath Avalon-ST Rx รุ่น 64 หรือ 128 บิต ระบุข้อมูลต่อไปนี้:
"บิต BAR ที่ถอดรหัสสําหรับ TLP โดยสอดคล้องกับrx_descของเลเยอร์ธุรกรรม[135:128] ซึ่งจะมีผลในรอบที่ 2 ของrx_st_data0 "
เอกสารนี้ถูกต้องสําหรับ Datapath 64 บิต และตัวอธิบายจะใช้รอบนาฬิกา 2 รอบ
ข้อความข้างต้นไม่สามารถใช้กับอินเทอร์เฟซ 128 บิต ด้วย Datapath 128 บิต ตัวอธิบายทั้งหมดควรใช้รอบนาฬิกาเพียง 1 รอบเท่านั้น ดังนั้น Bardec จึงไม่สามารถใช้ได้ในรอบที่ 2
ปัญหา: 314540 บทที่ 5 "สัญญาณ": ส่วนอินเทอร์เฟซ Avalon-ST
ตารางที่ 5-16 แสดงว่าสัญญาณ 12 บิต (cfg_np_bas[11:0]) ถูกบีบลงในช่อง 8 บิต ข้อมูลนี้ไม่ถูกต้องcfg_np_basเป็นสัญญาณ 12 บิต การแมปที่อยู่ 7 (DW 7) ในตาราง 5-16 อย่างถูกต้องมีดังต่อไปนี้:
บิต[31:24] = 0 ทั้งหมด
บิต[23:12] = tl_cfg_ctl[23:12]
บิต[11:0] = cfg_np_lim[11:0]
ปัญหา: 321267 บทที่ 5 "สัญญาณ": ส่วนรีเซ็ตสัญญาณ
ตารางที่ 5-8 รีเซ็ตสัญญาณ (ส่วนที่ 2 จาก 2) จะกล่าวถึงสัญญาณreset_status แต่ไม่ได้ให้รายละเอียดว่าได้สัญญาณมาอย่างไร
ข้อความต่อไปนี้จะรวมอยู่ใน Quartus II เวอร์ชั่น 9.1 ของคู่มือผู้ใช้:
"สัญญาณ reset_status เป็นฟังก์ชั่นของ srst และ crst เมื่อหนึ่งในสองสัญญาณดังกล่าวเผยให้เห็น reset_statusจะถูกระบุ เมื่อสัญญาณ npor ยืนยัน reset_statusจะถูกรีเซ็ตเป็นศูนย์"
ปัญหา: 321274 บทที่ 4 "คําอธิบายฟังก์ชัน " : ส่วนของสถาปัตยกรรม
กฎการสั่งซื้อธุรกรรมได้แก่ โดยละเอียดในตารางที่ 4-2
ส่วนนี้จะได้รับการอัปเดตด้วยข้อความต่อไปนี้ในคู่มือผู้ใช้ Quartus II เวอร์ชั่น 9.1 "คําขอ MSI ถูกนําไปใช้ในลักษณะเดียวกับคําขอ PCI Express Memory Write และไม่สามารถเทียบได้ในแง่ของการควบคุมโฟลว์ การสั่งซื้อ และความถูกต้องของข้อมูล"
ปัญหา: 321277 บทที่ 4 "คําอธิบายฟังก์ชัน" ส่วน ECRC
ข้อมูลเกี่ยวกับวิธีที่แอปพลิเคชันผู้ใช้ระบุว่ามีข้อผิดพลาด ECRC ไปยังคอร์เมื่อเปิดใช้งานการส่งต่อ ECRC หายไปจากคู่มือผู้ใช้ ข้อมูลต่อไปนี้จะถูกเพิ่มเข้าในคู่มือผู้ใช้ Quartus II เวอร์ชั่น 9.1 " เมื่อแอปพลิเคชันตรวจพบข้อผิดพลาดของ ECRC ควรส่งข้อความERR_NONFATAL TLP ไปยังฟังก์ชัน PCI Express MegaCore เพื่อรายงานข้อผิดพลาด
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการจัดการข้อผิดพลาด โปรดดู Error Signaling and Logging ซึ่งเป็นหัวข้อ 6.2 ของข้อมูลจําเพาะ PCI Express Base, Rev. 2.0"
ปัญหา: 321281 บทที่ 5 "สัญญาณ": ส่วนรีเซ็ตสัญญาณ
ข้อมูลเกี่ยวกับนาฬิกาใด สัญญาณreset_statusซิงโครนัสขาดหายไปจากคู่มือผู้ใช้ ข้อมูลต่อไปนี้จะถูกเพิ่มเข้าในคู่มือผู้ใช้เวอร์ชัน Quartus II 9.1 " สัญญาณreset_statusจะซิงโครนัสกับpld_clk ดังนั้นสัญญาณreset_statusจะถูกแยกออกก็ต่อเมื่อpld_clkมีความเสถียร"
ปัญหา: 321282 บทที่ 5: ส่วน "สัญญาณ" ฝั่งแบนด์ที่เสร็จสมบูรณ์
คําอธิบายcpl_err[6.2] จะรวมข้อมูลที่อัปเดตด้านล่างในคู่มือผู้ใช้เวอร์ชัน Quartus II 9.1:
cpl_err[2]:ข้อผิดพลาดในการยุติการทํางานเสร็จสมบูรณ์ แอปพลิเคชันจะระบุสัญญาณนี้ไปยัง ตอบกลับคําขอที่โพสต์หรือที่ไม่ได้ลงรายการบัญชีพร้อมกับการยกเลิก (CA) ที่สมบูรณ์ยิ่งขึ้น เสร็จ สมบูรณ์ ในกรณีของคําขอที่ไม่ได้ลงรายการบัญชี แอปพลิเคชันจะสร้างและ ส่งแพ็กเก็ตที่เสร็จสมบูรณ์พร้อมสถานะ Completer abort (CA) ไปยังผู้ขอ แล้วจึงระบุสัญญาณข้อผิดพลาดนี้ไปยังฟังก์ชัน MegaCore เมก้าคอร์ ฟังก์ชันจะตั้งค่าบิตสถานะข้อผิดพลาดในพื้นที่กําหนดค่าโดยอัตโนมัติ ลงทะเบียนและส่งข้อความแสดงข้อผิดพลาดที่สอดคล้องกับ ฐาน PCI Express ข้อมูล จำเพาะ.
cpl_err[3]:ข้อผิดพลาดการเสร็จสมบูรณ์ที่ไม่คาดคิด ต้องระบุสัญญาณนี้ เมื่อ Application Layer Master Block ตรวจพบการเสร็จสมบูรณ์ที่ไม่คาดคิด ธุรก รรม ตรวจพบและรายงานการเสร็จสมบูรณ์ที่ไม่คาดคิดหลายกรณี ภายในเลเยอร์ธุรกรรมของฟังก์ชัน MegaCore สําหรับรายการเหล่านี้ กรณีหมายถึง "ข้อผิดพลาดที่ตรวจพบโดยเลเยอร์ธุรกรรม" ในหน้า 4–54.
cpl_err[4]: ข้อผิดพลาดคําขอที่ไม่รองรับสําหรับ TLP ที่โพสต์ แอปพลิเคชัน ยืนยันสัญญาณนี้เพื่อปฏิบัติต่อคําขอที่โพสต์ไว้เป็นคําขอที่ไม่รองรับ (UR) ฟังก์ชัน MegaCore จะตั้งค่าบิตสถานะข้อผิดพลาดใน C โดยอัตโนมัติการลงทะเบียนพื้นที่กําหนดค่าและส่งข้อความแสดงข้อผิดพลาดที่สอดคล้องกับ ข้อมูลจําเพาะ PCI Express Base. คําขอที่ไม่รองรับหลายกรณีได้แก่ ตรวจพบและรายงานภายในโดยเลเยอร์ธุรกรรมของ MegaCore ฟังก์ชัน สําหรับรายการกรณีเหล่านี้ โปรดดู "ข้อผิดพลาดที่ตรวจพบโดยธุรกรรม เลเยอร์" ในหน้า 4-54.
cpl_err[5]: ข้อผิดพลาดคําขอที่ไม่รองรับสําหรับ TLP ที่ไม่ได้โพสต์ แอปพลิเคชันจะยืนยันสัญญาณนี้เพื่อตอบสนองต่อคําขอที่ไม่มีการโพสต์พร้อมกับ คําขอที่ไม่รองรับ (UR) เสร็จสมบูรณ์ ในกรณีนี้ แอปพลิเคชันจะส่ง แพ็คเก็ตเสร็จสมบูรณ์พร้อมสถานะคําขอที่ไม่รองรับกลับไปยังผู้ร้องขอ และระบุสัญญาณข้อผิดพลาดนี้ไปยังฟังก์ชัน MegaCore เมก้าคอร์ ตั้งค่าบิตสถานะข้อผิดพลาดโดยอัตโนมัติในการลงทะเบียนพื้นที่กําหนดค่า และ ส่งข้อความแสดงข้อผิดพลาดที่สอดคล้องกับ ฐาน PCI Express ข้อมูล จำเพาะ. ตรวจพบและรายงานคําขอที่ไม่รองรับหลายกรณี ภายในเลเยอร์ธุรกรรมของฟังก์ชัน MegaCore สําหรับรายการเหล่านี้ กรณีหมายถึง "ข้อผิดพลาดที่ตรวจพบโดยเลเยอร์ธุรกรรม" ในหน้า 4–54
cpl_err[6]: ส่วนหัวของบันทึก เมื่อระบุแล้ว จะบันทึกerr_desc_func0ส่วนหัว ใช้ทั้งใน IP อ่อนและการปรับใช้ IP แบบแข็งของฟังก์ชัน MegaCore ที่ใช้อินเทอร์เฟซ Avalon-ST เมื่อระบุแล้ว ส่วนหัว TLP จะถูกล็อกไว้ในการลงทะเบียนบันทึกส่วนหัว AER หากเป็นเช่นนั้น ตรวจพบข้อผิดพลาดแรก เมื่อใช้งาน ควรระบุสัญญาณนี้ในขณะเดียวกัน เวลาตามที่เกี่ยวข้อง cpl_err บิตข้อผิดพลาด (2, 3, 4 หรือ 5) ใน IP แบบซอฟต์ การใช้งานแอปพลิเคชันนําเสนอส่วนหัว TLP ไปยัง MegaCore ฟังก์ชันบน err_desc_func0 รถ บัส ในการปรับใช้ HARD IP แอปพลิเคชันจะนําเสนอส่วนหัวของฟังก์ชัน MegaCore โดยการเขียน ตามหลังค่า 4 LMI registers ก่อนทําการตรวจสอบ cpl_err[6]:
¨lmi_addr: 12'h81C, lmi_din: err_desc_func0[127:96]
¨lmi_addr: 12'h820, lmi_din: err_desc_func0[95:64]
¨lmi_addr: 12'h824, lmi_din: err_desc_func0[63:32]
¨lmi_addr: 12'h828, lmi_din: err_desc_func0[31:0]
ดูที่ "สัญญาณ LMI—การปรับใช้ Hard IP" ในหน้า 5–34 สําหรับข้อมูลเพิ่มเติม ข้อมูลเกี่ยวกับการให้สัญญาณ LMI
สําหรับ ip แบบซอฟต์× บิตเท่านั้น [3:1] ของ cpl_err มีพร้อมให้บริการ สําหรับ× × Soft IP การปรับใช้และความกว้างทั้งหมดของการปรับใช้ IP แบบแข็ง บิตทั้งหมดมี พร้อมใช้งาน
ปัญหา: 323073 บทที่ 5: "สัญญาณ " ส่วนอินเทอร์เฟซ Avalon-ST
ข้อมูลป้อนเข้าที่ระบุไว้ด้านล่างเป็นเอกสาร "สําหรับการจําลองเท่านั้น" ในคู่มือผู้ใช้ PCI Express Compiler แต่ไม่มีการระบุวิธีเชื่อมต่อใน RTL ของคุณ
p_clk_in
rxdata0_ext
rxdatak0_ext
rxvalid0_ext
phystatus_ext
rxelecidle0_ext
rxstatus0_ext
ข้อความต่อไปนี้จะรวมอยู่ในคู่มือผู้ใช้เวอร์ชัน Quartus II 9.1 " สําหรับตัวแปรที่ใช้ตัวรับส่งสัญญาณภายใน สัญญาณเหล่านี้ใช้สําหรับการจําลองเท่านั้น สําหรับการคอมไพล์ซอฟต์แวร์ Quartus II สัญญาณไปป์เหล่านี้สามารถปล่อยให้ลอยตัวได้ "