VHDL: เคาน์เตอร์พร้อมรีเซ็ตซิงโครนัส

author-image

โดย

ตัวอย่างนี้อธิบายถึงตัวนับ 8 บิตพร้อมการออกแบบอินพุตการรีเซ็ตซิงโครนัสใน VHDL

รูปภาพที่ 1 เคาน์เตอร์ด้วยแผนภาพระดับบนรีเซ็ตซิงโครนัส

ตารางที่ 1 เคาน์เตอร์พร้อมการแสดงรายการพอร์ตรีเซ็ตซิงโครนัส

คําอธิบายประเภทชื่อพอร์ต
CLK อินพุต อินพุตสัญญาณนาฬิกา
รี เซ็ต อินพุต รีเซ็ตซิงโครนัส
เปิด อินพุต เปิดใช้งานจํานวน
q[7:0] ผลลัพธ์ เอาต์พุตตัวนับ 8 บิต
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้