ตัวอย่างนี้ปรับใช้พินสองทิศทางแบบสัญญาณนาฬิกาใน Verilog HDL ค่าของ OE จะกําหนดว่า Bidir เป็นอินพุต ป้อน INP หรือ Tri-State เพื่อขับเคลื่อนค่า b
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ตัวอย่างนี้ในโครงการของคุณ ให้ไปที่:
bidir.v
module bidirec (oe, clk, inp, outp, bidir);
// Port Declaration
input oe;
input clk;
input [7:0] inp;
output [7:0] outp;
inout [7:0] bidir;
reg [7:0] a;
reg [7:0] b;
assign bidir = oe ? a : 8'bZ ;
assign outp = b;
// Always Construct
always @ (posedge clk)
begin
b <= bidir;
a <= inp;
end
endmodule