Verilog HDL: ตัวสะสมตัวคูณที่ไม่มีการรับรอง

author-image

โดย

ตัวอย่างนี้อธิบายถึงการออกแบบตัวสะสมตัวคูณ 8 บิตที่ไม่มีการรับรองพร้อมพอร์ต I/O ที่ลงทะเบียนและการโหลดซิงโครนัสใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบตัวสะสมหลายตัวในโค้ด HDL และอนุมานaltmult_accumเมกะการทํางานโดยอัตโนมัติเพื่อให้ผลลัพธ์ที่ดีที่สุด

รูปภาพที่ 1 แผนผังระดับบนสุดของตัวสะสมตัวคูณที่ไม่มีการรับรอง

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้