หน้านี้ประกอบด้วยตัวอย่างการออกแบบสําหรับเครื่องสถานะใน Verilog HDL เครื่องสถานะเป็นวงจรแบบลําดับที่จะเพิ่มความก้าวหน้าของสถานะต่างๆ ตัวอย่างให้รหัส HDL เพื่อใช้เครื่องสถานะประเภทต่อไปนี้:
เครื่องสถานะ 4-State Mealy
เอาต์พุตของเครื่องสถานะ Mealy จะขึ้นอยู่กับอินพุตและสถานะปัจจุบัน เมื่ออินพุตเปลี่ยนไป เอาต์พุตจะได้รับการอัปเดตโดยไม่รอสัญญาณนาฬิกา
เครื่องสถานะ Moore 4 สถานะ
เอาต์พุตของเครื่องสถานะ Moore จะขึ้นอยู่กับสถานะปัจจุบันเท่านั้น เอาต์พุตจะถูกเขียนก็ต่อเมื่อสถานะเปลี่ยนแปลง (บน Clock Edge) เท่านั้น
เครื่อง Safe State
ตัวอย่างนี้ใช้ค่าคุณลักษณะการสังเคราะห์syn_encodingที่ปลอดภัยในการระบุว่าซอฟต์แวร์ควรใส่ตรรกะเพิ่มเติมเพื่อตรวจจับสถานะที่ผิดกฎหมายและบังคับให้การเปลี่ยนสถานะเครื่องสถานะเป็นสถานะรีเซ็ต
เครื่องสถานะที่เข้ารหัสโดยผู้ใช้
ตัวอย่างนี้ใช้ค่าคุณลักษณะการสังเคราะห์syn_encodingผู้ใช้เพื่อแนะนําซอฟต์แวร์ในการเข้ารหัสแต่ละสถานะด้วยค่าที่กําหนดไว้ในรหัสแหล่งที่มา Verilog HDL ด้วยการเปลี่ยนค่าของค่าคงที่สถานะ คุณสามารถเปลี่ยนการเข้ารหัสของ State Machine ได้
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
- ดาวน์โหลด mealy_state_machine_v.zip
- ดาวน์โหลด moore_state_machine_v.zip
- ดาวน์โหลด safe_state_machine_v.zip
- ดาวน์โหลด user_encoded_machine_v.zip
- ดาวน์โหลดเทมเพลต Verilog HDL สําหรับไฟล์ README เครื่องสถานะ
การดาวน์โหลด zip แต่ละรายการรวมถึงไฟล์ Verilog HDL สําหรับเครื่องสถานะและแผนภาพบล็อกระดับบนสุด
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®