Verilog HDL: ตัวเพิ่มตัวคูณที่ลงนามแล้ว

author-image

โดย

ตัวอย่างนี้อธิบายถึงการออกแบบตัวเพิ่มตัวคูณแบบ 16 บิตที่ลงนามแล้วพร้อมการลงทะเบียนไปป์ไลน์ใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบตัวเพิ่มหลายตัวในโค้ด HDL และอนุมานaltmult_addเมกะฟังก์ชันโดยอัตโนมัติเพื่อให้ผลลัพธ์ที่ดีที่สุด

รูปภาพที่ 1 แผนภาพระดับบนสุดของตัวเพิ่มคูณที่ได้รับการรับรอง

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้