Verilog HDL: ตัวเพิ่ม/ลบ

author-image

โดย

ตัวอย่างนี้อธิบายถึงการออกแบบแบบอินพุต 2 ตัว เพิ่ม/ลบ 8 บิตใน Verilog HDL ชุดการออกแบบจะสลับระหว่างการดําเนินการเพิ่มและลบด้วยพอร์ตอินพุต add_sub แบบไดนามิก

รูปภาพที่ 1 แผนภาพระดับบนสุดของ Adder/Subtractor

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้